Serdes Architect(Link)/(석,박사급) - 반도체(코스피)

Serdes Architect

(Link)/

(석,박사급)/

[담당업무]

ㆍ(ASIC / FPGA) Digital 회로 설계

- High Speed Interface 및

SerDes Digital IP 회로 설계 및 검증

(eDP, MIPI, Vx1, CEDS 등)

ㆍFPGA IP (GTY, SerDes, FPLL 등) 활용

고속 Interface 회로 설계

ㆍMCU Bus Architecture 및 Peripheral IP

설계

[자격요건]

ㆍ학력: 국내외 석,박사ㆍ전공: 전자/전기ㆍ경력: 2년 이상

[우대사항]

ㆍ (Verilog, System Verilog 등) RTL 설계 경험자ㆍ인터페이스 표준 스펙 및 SerDes IP 설계 경험자ㆍDisplay 관련 ASIC IC 경험자 (T-Con, Mobile Driver IC, SourceDriver IC, 화질IP 등)ㆍ(MAC, Link Layer, PHY Interface 등) Ethernet 설계 경험자 ㆍHDCP / DSC / FEC 설계 경험자ㆍMCU Firmware 경험자ㆍGit hub Copilot 활용 RTL 설계 경험자ㆍ영어 능통자

[기타사항]

ㆍ채용구분: 정규직
ㆍ근무지: 서울,대전,대구 연구소

ㆍ연봉: 흡족하게 협의/ 학력, 역량 우수하신 분만
ㆍ문의: 010-7565-8488/ lhy@gracenpartners.com