ㅁ (연구소)Digital 회로 설계 (ASIC / FPGA) 경력사원 모집 ㅁ
[Digital Design Serdes Architect (Link)]
* 자격요건
1) 석사 이상으로 전기/전자공학 등 유사학과 전공하고, Digital 회로 설계 (ASIC / FPGA) 업무로
2년 이상 경력 있으신 분 (석사 이상 학력 필수)
2) 아래 부여업무 수행경험 있으신 분
3) RTL 설계 경험 보유 (Verilog, System Verilog 등) 하신 분 우대
4) 인터페이스 표준 스펙 및 SerDes IP 설계 경험 (예: eDP, MIPI, Vx1, BoW, UCIe, PCIe) 있으신 분 우대
5) Display 관련 ASIC IC 경험 (예 : T-Con, Mobile Driver IC, Source Driver IC, 화질IP) 있으신 분 우대
6) Ethernet 설계 경험 (MAC, Link Layer, PHY Interface 등) 있으신 분 우대
7) HDCP / DSC / FEC 설계 경험 있으신 분 우대
8) MCU Firmware 경험 있으신 분 우대
9) Git hub Copilot 활용 RTL 설계 경험 있으신 분 우대
10) 영어가능 하신 분 (영어 TOEIC Speaking IL 또는 OPIc IL 등급 이상)
(영어 능통하신 분 우대)
* 부여업무
1) Digital 회로 설계 (ASIC / FPGA)
(1) High Speed Interface 및 SerDes Digital IP 회로 설계 및 검증
(예 : eDP, MIPI, Vx1, CEDS 등)
(2) Digital IP 설계 (DSC, FEC, HDCP 등)
2) FPGA를 활용한 IP 설계 및 검증
(1) FPGA IP (GTY, SerDes, FPLL 등) 활용한 고속 Interface 회로 설계
3) MCU Bus Architecture 및 Peripheral IP 설계
* 채용직급
- 대리(과장)급~차(부)장급 (서너명 선발)
* 근무지 : 근무지역 선택가능
1) 서울 강남구 연구소 (지하철역 근처)
2) 대전 유성구 연구소
3) 대구 연구소 (26년 말에 신설 예정)
* 제출서류
1) 이력서(경력기술사항, 자기소개서 포함) 자유양식으로 작성하여 이메일 송부
(이력서에 연락처, 현재연봉, 희망연봉 기재)
2) 이메일 전송시 " Digital 회로 설계-성명ooo" 으로 기재 요망
* 전형방법
- 서류전형 ▶ 면접전형 ▶ 연봉협상
* 제출방법 및 제출기간
1) 제출방법 : 지원서류를 이메일 접수
2) 제출기간 : 2026.05.08(금) ~ 채용 시까지
* 처우
1) 연봉 : 면접합격 시 경력사항 감안하여 최적의 연봉 결정
2) 복리후생 : 제반 좋은 복리후생 적용
*. 문의사항
1) 담당자 : ㈜케인앤클루컨설팅 컨설턴트 김현우 이사
(전화 : 010-2275-9599, 이메일 : khw@canenclew.com)
2) 궁금한 사항 있으시면 전화 또는 이메일 연락 바랍니다.